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韩超

发布时间:2021-11-06点击数:


韩超  副研究员

邮箱:chao.han@live.com

通讯地址:广东工业大学大学城校区教学六号楼102

所属团队:新一代人工智能芯片与系统研究团队

 







研究方向:

数字集成电路设计与可测试性设计(DFT)

编程语言:C, VHDL, Verilog, Perl, Tcl

EDA工具:Mentor Tessent, Synopsys Design Compiler, Formality, Prime Time, Verdi, NCSim/VCS


教育经历:

博士 电子工程 美国奥本大学 2011.08-2015.06

硕士 电子工程 美国奥本大学 2008.09-2001.06

本科 电子工程 华北电力大学(北京) 2004.09-2008.06


博士科研经历

Transistor Stuck Open Fault诊断

§ 使用现有ATPG Tool(Mentor Fastscan)针对TSOF(Transistor Stuck Open Fault)进行diagnosis fault仿真以及diagnostic测试向量生成

复杂门(complex gate)电路的Cross Wire Open Fault检测

§ 甄别出极大可能无法被传统Transition Delay Fault和Transistor Stuck Open Fault模型覆盖的复杂门逻辑中的cross wire open faults

§ 提出了一套使用现有ATPG Tool针对此类fault检测的方法

LOS(launch on Shift)模式下的scan enable时序测试

§ 提出了一套验证LOS模式下高速scan enable信号时序的方法以提高TSOF的检测覆盖率

检测Hazard Activated CMOS Open Defects

§ 提出了针对复杂门(Complex gate)逻辑的TSOF(transistor stuck open faults)测试向量生成方法

§ 提出了针对无法被传统transition delay fault覆盖的TSOF DFT检测方法

针对Delay testing的高效覆盖率Partial Enhanced Scan设计

§ 提出了一套高效的enhanced scan flip-flops选择方法(10-20% flop插入enhanced scan设计)以提高transition delay fault的检测覆盖率


工作经历:

广东工业大学 副研究员 2021.03-至今

§ 搭建数字SoC后端设计流程

§ 设计针对nand flash裸片的测试平台

博通公司(Broadcom in San Diego) Staff II IC设计工程师 2015.07-2020.12


主要工作:

参与多个28nm, 16nm到7nm wifi-蓝牙芯片SOC的可测试性设计流程(MBIST & Logic Test)

§ 使用Teseent对网表电路进行pre-DFT(design for test) DRC分析以检查是否满足DFT设计要求(测试模式Clocks, Set/Reset控制等),

§ 使用Tessent对网表电路加入MBIST(Memory BIST)模块、OCC(on chip clock controller)以及测试输入反压缩、测试输出压缩逻辑模块

§ 插入扫描链逻辑,通过ATPG工具产生测试向量并分析测试错误覆盖率和设计迭代以提高覆盖率

§ 使用NCsim进行电路0延迟仿真验证测试逻辑功能

§ 提交DFT时序约束文件并和STA工程师协同完成测试模式下的时序分析验证

§ 对CTS(clock tree synthesis)以及Post Layout网表电路进行DFT DRC检查以及ATPG向量生成

§ 再次使用NCsim进行Post Layout网表电路的SDF电路仿真以验证corner case下的时序正确性

§ 留片后辅助ATE测试工程师针对测试芯片调试测试向量

博通公司(Broadcom in Irvine) IC设计实习生 2012.06-2013.03

§ Perl编程以提高ASIC设计流程自动化

§ 辅助IC集成工程师进行电路仿真验证


代表性学术论文

Chao Han and Adit Singh, “Testing Cross Wire Opens within Complex Gates”, VLSI Test Symposium (VTS), 2015, pp. 1-6.

Jie Zou,Chao Han and Adit Singh, “Timing Evaluation Tests for Scan Enable Signals with Application to TDF Testing”, Asian Test Symposium (ATS) 2014, pp. 281-296.

Chao Han and Adit Singh, “Improving CMOS open defect coverage using hazard activated tests”, VLSI Test Symposium(VTS) 2014, pp. 1-6 .

Chao Han and Adit Singh, “On the Testing of Hazard Activated Open Defects”, International Test Conference (ITC), 2014, pp. 1-6.

Chao Han and Adit Singh, “Hazard Initialized LOC Tests for TDF Undetectable CMOS Open Defects”, Asian Test Symposium (ATS), 2013, pp. 189-194.

Xi Qian,Chao Han and Adit Singh, “Detection of gate-oxide defects with timing tests at reduced power supply”, VLSI Test Symposium (VTS), 2012, pp. 120-126.

Chao Han, Adit Singh and Virendra Singh, “Efficient Partial Enhanced Scan for High Coverage Delay Testing”, Southeastern Symposium on System Theory (SSST), 2011, pp. 243-248.

Adit Singh,Chao Han and Xi Qian, “An output compression scheme for handling X-states from over-clocked delay tests”, VLSI Test Symposium (VTS) 2010, pp. 57-62.

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